ArithLib est une bibliothèque de générateur de module VLSI, Open-Source basée sur le langage Python. Elle s'appuie sur l'environnement de conception Stratus de la plateforme Coriolis.

Elle contient de nombreux générateurs d'opérateur arithmétique utilisant différentes représentations, ainsi qu'un certain nombre de blocs dédiés à la générations de chemins de données (multiplexeurs, décaleurs...). Elle propose également des générateurs de blocs plus complexes (DCT, FIR...) basés sur les blocs de base.

Pour simplifier leur utilisation, tous les générateurs sont bien documentés, surtout leurs paramètres.

Pour la compatibilité et la flexibilités avec les outils commerciaux, chaque générateur produit une description comportementale et structurelle aussi bien en VHDL qu'en Verilog.

Voir la documentation (anglais)

Pour plus d'informations : arith[at]soc.lip6.fr