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Conception de filtre numérique d’asservissement pour le réseau de boucles à verrouillage de phase tout-numérique en technologie VLSI CMOS 65 nmLaboratoire : LIP6 Ce stage sera rémunéré pendant toute la durée du stage. Contexte : objectif du projet de rechercheCe stage s’inscrit dans un projet de recherche national dont le but est d’explorer une nouvelle architecture de générateur d’horloge pour les systèmes sur puce multiprocesseurs. L’approche traditionnelle consiste à distribuer le signal de l’horloge depuis une source à travers toute la surface de la puce. Cependant, cette technique « centralisée » a du mal à être efficace pour les gros circuits numériques en technologies nanométriques modernes. Pour cette raison, le projet vise une génération distribuée de l’horloge. Dans l’architecture proposée, la puce est partitionnée en domaine d’horloge (zones isochrones) et chaque zone est munie d’une source d’horloge propre. Afin de rendre possible un fonctionnement globalement synchrone du circuit, les sources d’horloges locales voisines sont synchronisées. Cette synchronisation est assurée de proche à proche, via un couplage des horloges dans le domaine de phase, en utilisant la technique de boucles à verrouillage de phase (PLL). Un premier prototype de ce réseau a été proposé par des chercheurs américains [1]. Cependant, cette réalisation utilisait largement les circuits analogiques, ce qui rendait difficile une intégration de l’horlogerie dans un flot de conception numérique. Pour résoudre ce problème, notre projet s’appuie sur les techniques de synthèse de phase numérique : cela est son point d’innovation principal. Boucle à verrouillage de phase tout-numériqueUne boucle à verrouillage de phase tout-numérique (ADPLL, All-Digital Phase Locked Look) fonctionne selon le même principe qu’une PLL analogique, sauf que le traitement du signal de l’erreur et la synthèse du signal d’asservissement s’effectue par les techniques numériques.
Figure 1. Architecture d'une PLL tout-numérique Lorsqu’il y a N oscillateurs à synchroniser, l’architecture est similaire, mais le comparateur de phase possède de deux à quatre entrées, permettant de prendre l’information sur la phase des oscillateurs voisins, et de calculer les erreurs par rapport à l’oscillateur local. L’architecture globale du réseau et l’architecture d’un noeud sont données figure 2.
Figure 2. Architecture du réseau global et architecture d’un nœud. Au centre de chaque zone il y a un oscillateur local (un rond bleu), aux frontières entre les zones sont placées les comparateurs de phase (rectangles noirs).
Objectif du stageLe sujet de stage consiste à concevoir et implémenter en technologie VLSI 65 nm un filtre numérique qui sera utilisé pour traiter l’erreur de phase (le block Z-filter sur la fig. 1). Dans le cas le plus simple, il s’agira d’un filtre de type PI (proportionnel - intégral) du premier ordre. Les données de départ pour ce travail sont fournies par l’équipe de chercheur travaillant sur ce projet : la fonction de transfert du filtre, le modèle VHDL simulable (fonctionnel), les informations sur la technologie et les outils de conception (Cadence, Synopsys, etc…). À partir de cela, le stagiaire devra mettre en place un flot de conception allant jusqu’à une génération du layout du filtre numérique et comprenant les procédures de validation (timing, extraction des parasites, simulation post-layout, etc…). Pour cela, le stagiaire travaillera en coopération avec les chercheurs du laboratoire, ayant une expérience d’utilisation des outils de conception numérique. Pré requis : Certaines connaissances de circuits numériques, VHDL, intérêt pour la conception numérique bas niveau (portes, transistors, layout), goût pour les outils de conception. Bibliographie[1] G. A. Pratt and John Nguyen. “Distributed Synchronous Clocking”, IEEE Transactions on Parallel and Distributed Systems, 6(3):314-328, March 1995. |
