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Architecture Vernier de convertisseur temps-code pour génération distribuée d'horloge dans MPSOCs synchrones
Domaine : microélectornique, conception de circuits intégrés analogiques et mixtes, automatique
Institution : Université Paris-VI (Pierre et Marie Curie) Laboratoire : Laboratoire d'Informatique de Paris-VI (LIP6), département SOC Durée : 6 mois Indemnité : 439 euros/mois net Cadre et collaborations : projet ANR HERODOTOS, en collaboration avec le CEA LETI Lieu de travail : 4, place Jussieu, 75005 Paris Contact : Dimitri Galayko, dimitri(.)galayko(at)lip6, tel. +33 1 44 27 70 16
Résumé. L'objectif de ce travail est d'étudier les architectures de convertisseur temps-code (Time to digital converter) afin d'en proposer une pour le circuit de génération d'horloge de MPSOCs à l'aide de réseau de PLL. Le stage consiste en deux étapes : une étude bibliographique, et une conception de ASIC de prototype.
Description Le sujet de stage s'inscrit dans le thème « Systèmes multiprocesseurs sur puce », et adresse la problématique de la synchronisation de systèmes numériques de très grande complexité.
Avec l'évolution des technologies VLSI, la technique de distribution centralisée de l'horloge est de moins en moins adaptée aux systèmes MPSOCs (Multi Processor System On Chip) modernes, où le nombre de transistors atteint des dizaines de millions, et fréquence d'horloge des gigahertzs. Les délais de propagation élevés et difficilement maîtrisables, l'environnement bruyant rendent inefficaces et onéreuses les techniques traditionnelles telles que l'arbre de distribution d'horloge, grille d'horloge, etc.
Depuis 5 ans, l'équipe CIAN du LIP6 travail sur une architecture de générateur d'horloge basé sur un réseau de PLL, qui n'a pas les inconvénients des méthodes traditionnelles. Un premier prototype d'un tel générateur a été conçu en 2011. Il s'avère que le convertisseur temp-code (TDC) est l'élément principal limitant la précision du générateur. La précision obtenue est de l'ordre de 30 pS, alors que des précisions inférieures à 10 ps seraient nécessaires.
Ce stage a pour objectif d'étudier les solutions de TDC basées sur architecture Vernier, et proposer une configuration de TDC appropriée pour l'application de génération distribuée d'horloge.
Competénces souhaitées
Bibliographie P. M. Levine, G. W. Roberts, A high-resolution flash time-to-digital converter and calibration scheme, Test Conference, 2004. Proceedings. ITC 2004. International, disponible en ligne J. Yu et al., a 12-bit Vernier Ring time-to-digital converter in 0,13 mm CMOS technology, IEEE JSSC, vol. 45, no. 4, april 2010
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