Sécurisation de la communication inter-carte pour une implémentation multi-FPGA de l’architecture TSAR

OBJECTIF

Ce stage s’inscrit dans le cadre du projet Européen SHARP piloté par BULL, dont les partenaires Français sont THALES, le LIP6 et le CEA/LETI. Ce projet vise la définition et l’implémentation d’une architecture de processeur many-cores utilisable dans des ordinateurs de type serveurs, c'est-à-dire une architecture matérielle supportant la mémoire virtuelle, et fournissant un mécanisme de cohérence des caches garantie par le matériel.

L’architecture TSAR a été définie dans le cadre d’un premier projet européen. Cette architecture NUMA (Non Uniform Memory Access) supporte des systèmes d’exploitation généralistes de type UNIX (ou LINUX). Son originalité est d’utiliser un grand nombre de « petits Â» cÅ“urs de processeurs RISC 32 bits, plutôt que quelques gros processeurs, pour minimiser la consommation énergétique. L’architecture doit donc être réellement scalable (pour atteindre plusieurs milliers de coeurs sur une seule puce), tout en fournissant une mémoire partagée cohérente.

 

Une première version de l’architecture TSAR, comportant 512 cÅ“urs a été modélisée en langage SystemC, en utilisant la plate-forme de prototypage virtuel SOCLIB et un style de modélisation « au cyle près Â». Différentes applications logicielles ont pu être déployées et exécutées (en simulation) sur ce prototype virtuel, démontrant la scalabilité du protocole de cohérence DHCCP ( Distributed Hybrid Cache Coherence Protocol).

Un des objectifs du projet SHARP est la réalisation d’un prototype matériel, sous la forme d’un prototype FPGA comportant 128 cœurs. Un premier prototype PPGA comportant 8 coeurs et 4 clusters (version V1, sans mémoire virtuelle) a permis la mise au point des modèles VHDL synthétisables des composants critiques, tels que le coeur du processeur MIPS32, les contrôleurs de cache de premier et second niveau, ou le micro-réseau intégré VDSPIN.

L’architecture de TSAR est construite autour d’un mesh 2D de clusters, chaque cluster contenant de 1 à 4 coeurs. Sur un circuit FPGA, on peut espérer mettre au mieux 4 clusters. Pour obtenir un mesh plus grand, il faut utiliser plusieurs FPGAs. On dispose de cartes DE3  (Terasic) contenant chacune un gros circuit FPGA ALTERA, et ces cartes peuvent être connectées entre elles par des liaisons serie haute fréquence utilisant des paires différentielles. Deux premiers stages réalisés en 2011 et 2012 ont permis de définir puis d’implémenter les composants matériels SERDES permettant de sérialiser les liaisons point à point entre deux routeurs du réseau VDSPIN, et donc d’émuler un mesh de taille supérieure à 2*2.

TRAVAIL PROPOSE

Les liaisons série inter-cartes sont très sensibles aux perturbations électro-magnétiques, et il est nécessaire d’introduire dans le protocole de transmission série un mécanisme de détection d’erreur et de re-émission des paquets corrompus. Ce mécanisme est spécifié, et le but principal du stage est d’implémenter et de valider le mécanisme proposé.

Ce stage se déroulera en plusieurs étapes :                                                           

 

1.     Analyse des liens rapides proposés par le FPGA et la carte DE3.

2.     Analyse du sérialiseur / désérialiseur (ser/des) existant.

3.     Analyse du mécanisme de sécurisation proposé.

4.     Implémentation du ser/des sécurisé.

5.     Spécification/implémentation de l’architecture de test (générateurs/analyseurs de trafic)

6.     Validation par simulation VHDL du ser/des sécurisé.

7.     Caractérisation temporelle de l’architecture de test sur FPGA entre 2 cartes

 

ENCADREMENT :

Ce stage sera encadré par Franck Wajsbürt : Franck.Wajsburt@lip6.fr