Contexte

Dans les systèmes sur puce (SoC, Systems on Chip) actuels, l’oscillateur contrôlé numériquement (DCO, Digital Oscillator Controlled) est un des éléments essentiels. Par exemple, dans l’horlogerie des SoC synchrones, c’est l’un des blocs les plus critiques, puisque c’est grâce à lui que s’effectue le cadencement de toute la puce.

Parmi les nombreuses architectures d’oscillateur contrôlé existantes, le DCO à matrice d’inverseurs trois états est l’une des structures émergentes qui présente le plus d’intérêt [1-3].

Au sein du LIP6, un DCO a été fabriqué [1] et une méthodologie de dimensionnement de ce type de DCO a été proposée [2, 3]. Dans ce projet, nous proposons d’introduire cette méthodologie dans l’environnement CHAMS [4-7] afin de concevoir entièrement et automatiquement ce DCO, en se basant sur un cahier des charges aussi simple que possible.

Objectifs du stage

Un des intérêts du type de DCO retenu est sa grande régularité et symétrie. Cette architecture rend le dessin des masques plus simple par rapport à d’autres structures, mais ce travail reste tout de même fastidieux. L’objectif de ce stage est de lever ce verrou en réalisant une génération automatisée et optimisée du dessin des masques de ce DCO. En outre, suite à cette création, l’extraction des éléments parasites associés sera réalisée. Elle nous conduira à l’évaluation des performances par simulation électrique.

Compétences souhaitées

Intérêt pour la micro-électronique et le dessin de masques sur-mesure en technologie CMOS.

Simulation électrique Spice.

Connaissances de base en programmation Python.

Encadrement

Ce stage sera principalement encadré par Marie-Minerve Louërat (CIAN) et Sylvain Feruglio (SYEL) :

Marie-Minerve.louerat(at)LIP6.fr

Sylvain.Feruglio(at)LIP6.fr

Rémunération

Ce stage est rémunéré suivant la légisation en vigueur relative aux indemnités de stage en 2013. Il est sujet à l'acceptation du Projet LIP6 dans lequel il s'insère.

Bibliographie

[1] E. Zianbetov, F. Anceau, M. Javidan, D. Galayko, E. Colinet, J. Juillard, A Digitally Controlled Oscillator in a 65-nm CMOS process for SoC clock generation, IEEE International Symposium on Circuits and Systems (ISCAS), pages 2845-2848, 2011.

[2] M. Terosiet, S. Feruglio, D. Galayko, P. Garda, An Analytical Model Of The Oscillation Period For Tri-State Inverter Based DCO, IEEE International Conference on Microelectronics (ICM), pages 1-5, 2011.

[3] M. Terosiet, Conception d’un oscillateur robuste contrôlé numériquement pour l’horlogerie des SoCs, thèse de doctorat UPMC – Paris 6, 2012.

[4] tmp-soc.lip6.fr/recherche/cian/chams/

[5] S. Youssef, Designer-assisted Reusable and Optimized Analog Layout Generation for Nanaometric CMOS Era, thèse de doctorat UPMC – Paris 6, 2012.

[6] S. Youssef, F. Javid, D. Dupuis, R. Iskander, M. M. Louërat, A Python-Based Layout-Aware Analog Design Methodology For Nanometric Technologies, IEEE International Design and Test Workshop (IDT), pages 62-67, 2011.

[7] S. Youssef, D. Dupuis, R. Iskander, M.M. Louërat, Automatic Stress Effects Computation Based On A Layout Generation Tool For Analog IC, IEEE International Behavioral Modeling and Simulation Conference (BMAS), pages 7-12, 2010.