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Implémentation FPGA d’un réseau de boucles à verrouillage de phase tout-numérique (ADPLL)Laboratoire : LIP6 Ce stage sera rémunéré pendant toute la durée du stage. Contexte : objectif du projet de rechercheCe stage s’inscrit dans un projet de recherche national dont le but est d’explorer une nouvelle architecture de générateur d’horloge pour les systèmes sur puce multiprocesseurs. L’approche traditionnelle consiste à distribuer le signal de l’horloge depuis une source à travers toute la surface de la puce. Cependant, cette technique « centralisée » a du mal à être efficace pour les gros circuits numériques en technologies nanométriques modernes. Pour cette raison, le projet vise une génération distribuée de l’horloge. Dans l’architecture proposée, la puce est partitionnée en domaine d’horloge (zones isochrones) et chaque zone est munie d’une source d’horloge propre. Afin de rendre possible un fonctionnement globalement synchrone du circuit, les sources d’horloges locales voisines sont synchronisées. Cette synchronisation est assurée de proche en proche, via un couplage des horloges dans le domaine de phase, en utilisant la technique de boucles à verrouillage de phase (PLL). Un premier prototype de ce réseau a été proposé par des chercheurs américains [1]. Cependant, cette réalisation utilisait largement les circuits analogiques, ce qui rendait difficile une intégration de l’horlogerie dans un flot de conception numérique. Pour résoudre ce problème, notre projet s’appuie sur les techniques de synthèse de phase numérique : cela est son point d’innovation principal. Boucle à verrouillage de phase tout-numériqueUne boucle à verrouillage de phase tout-numérique (ADPLL, All-Digital Phase Locked Look) fonctionne selon le même principe qu’une PLL analogique, sauf que le traitement du signal de l’erreur et la synthèse du signal d’asservissement s’effectue par les techniques numériques.
Figure 1. Architecture d'une PLL tout-numérique Lorsqu’il y a N oscillateurs à synchroniser, l’architecture est similaire, mais le comparateur de phase possède de deux à quatre entrées, permettant de prendre l’information sur la phase des oscillateurs voisins, et de calculer les erreurs par rapport à l’oscillateur local. L’architecture globale du réseau et l’architecture d’un noeud sont données figure 2.
Figure 2. Architecture du réseau global et architecture d’un nœud. Au centre de chaque zone il y a un oscillateur local (un rond bleu), aux frontières entre les zones sont placées les comparateurs de phase (rectangles noirs). Objectifs du stageLe sujet de stage consiste à mettre en œuvre un prototype de réseau de PLL numériques sur une des plates-formes de FPGA disponibles dans le commerce. Tous les blocs de PLL numériques sont réalisables par la logique programmable; cependant, le bloc de DCO se trouve à la frontière entre les circuits analogiques et numériques, et son implémentation dans une FPGA nécessite une étude préliminaire, et un choix judicieux de la technologie de FPGA. L’élément d’entrée pour ce travail est le modèle VHDL du système global.
Ce travail s’effectuera en interaction étroite avec l’équipe de chercheurs travaillant sur le thème « PLLs », et pourra bénéficier des compétences existantes dans l’équipe CIAN en matière des FPGAs. Pré requis : Connaissances de circuits numériques, VHDL, intérêt pour la conception numérique bas niveau (portes, transistors), connaissance des FPGA. Bibliographie[1] G. A. Pratt and John Nguyen. “Distributed Synchronous Clocking”, IEEE Transactions on Parallel and Distributed Systems, 6(3):314-328, March 1995. |
