Etude et réalisation d'un amplificateur en technologie CMOS ST 65 nm

 

http://asim.lip6.fr/~galayko/hodiss/sujet_stage_syel_fevrier2010_ampli_faible_bruit.pdf

 

Laboratoire : LIP6, département SoC

Encadrants : Mehdi Terosiet, Sylvain Feruglio et Dimitri Galayko

Durée : 6 mois

Date de départ : De suite, avril 2010 au plus tard

Contact : mehdi.terosiet@gmail.com

 

Ce stage sera rémunéré pendant toute la durée du stage

 

Contexte : Ce stage de Master 2 s’inscrit dans un projet de recherche national HODISS dont le but est d’explorer une nouvelle architecture de générateur d’horloge pour les systèmes sur puce multiprocesseurs. Il vise à la réalisation d’une nouvelle génération distribuée de l’horloge où la puce est partitionnée en domaine d’horloge (zones isochrones) et chaque zone est munie d’une source d’horloge propre. Afin de rendre possible un fonctionnement globalement synchrone du circuit, les sources d’horloges locales voisines sont synchronisées. Cette synchronisation est assurée de proche à proche, via un couplage des horloges dans le domaine de phase, en utilisant la technique de boucles à verrouillage de phase (PLL, Phase-Locked-Loop) numérique.

Dans les PLLs, l'oscillateur commandé (VCO/DCO, Voltage/Digitally-Controlled Oscillator) joue un rôle fondamental sous plusieurs aspects. Il définit notamment la plage fréquentielle de travail. Celle-ci doit être suffisamment grande pour compenser les variations de process, et permettre malgré tout une synchronisation globale, mais, antinomiquement, minimale de manière à réduire autant que possible le bruit de phase de l'oscillateur contrôlé (ou à un plus haut niveau celui de la boucle à verrouillage de phase numérique). Aussi, un intérêt très particulier a été porté à cet élément dans le projet HODISS.

Pour ce projet, l’architecture de la figure 3 est l’une des architectures préconisées. Dans ce schéma simplifié, on distingue trois blocs. En partant de la fin, on a :

- Bloc 3 : Oscillateur en anneau, constitué d’inverseurs CMOS différentiels ;

- Bloc 2 : Circuit de polarisation contenant un amplificateur à réaliser ;

- Bloc 1 : DAC (Digital to Analog Converter) permettant la conversion d’un mot numérique en un courant, qui lui-même commande au final la fréquence d’oscillation de l’oscillateur ;

 

Objectif du stage : L’objectif de ce stage est de réaliser un AOP en technologie CMOS ST 65 nm.

Dans un premier temps, après une étude bibliographique, une architecture d’amplificateur répondant aux besoins de l’application sera proposée par le stagiaire. Puis, il conviendra de dimensionner les différents éléments de ce circuit (transistors de l’architecture, notamment) afin d’obtenir, par simulation sous Cadence, les performances typiques souhaitées (gain statique, fréquence de coupure, etc.). Ensuite, en vue d’optimiser la structure et tester sa robustesse, il sera demandé d’étudier les performances en bruit, la dispersion des paramètres technologiques, la sensibilité à la température et aux tensions d’alimentation. Enfin, dans la limite du temps restant, le dessin des masques (layout) pourra être envisagé dans le but d’une fabrication future sur silicium.

Pour ce travail, le stagiaire travaillera en coopération avec les chercheurs du laboratoire (équipe CIAN et SYEL), ayant une expérience d’utilisation des différents outils de conception utilisés.

 

Profil recherché : Le candidat doit avoir un gout prononcé pour l’électronique analogique et devra avoir les notions de base en technologie CMOS et en simulation électronique. Une première expérience sous Cadence ou tous logiciels de type Spice est indispensable.