Encadrant :

 

Ce  stage est encadré par Ramy ISKANDER, UPMC, LIP6, Bureau 403, Couloir 66-65.

ramy.iskander@lip6.fr

 

Contexte et objectif :

 

L’électronique est désormais omniprésente, qu’il s’agisse de notre environnement proche (l’habitat, la ville) ou de l’environnement industriel. De multiples dispositifs électroniques permettent de communiquer, de surveiller, d’assurer la sécurité et d’aménager l’environnement. Ces applications ont en commun le fait d’être des systèmes mixtes analogiques-numériques, fabriqués en technologie CMOS, comportant des blocs numériques, des blocs analogiques réalisant des fonctions d’amplification et de filtrage et des blocs mixtes de conversion analogique vers numérique et numérique vers analogique.

 

Actuellement, pour les blocs numériques, les concepteurs de systèmes disposent de composants appelés IP (Intellectual Property). Ces IPs numériques se présentent souvent sous la forme d’une description comportementale synthétisable, à base d’automates d’états finis. A partir de cette description comportementale et d’une bibliothèque de portes logiques standard, les outils de synthèse « logique » fournissent une netlist en portes de l’IP pour une technologie cible. Ensuite, les outils de placement et routage utilisent cette netlist et le dessin des masques des cellules pour fournir le dessin des masques de l’IP numérique. Les outils de CAO actuels permettent donc d’utiliser le même IP numérique dans diverses applications, qui peuvent être intégrées sur silicium par différents fondeurs.

 

Pour les IP analogiques, la situation est complètement différente. Il n’existe pas de méthode générique permettant de synthétiser une netlist à partir d’une description comportementale analogique. Les études existantes qui concernent la synthèse analogique, traitent toujours des problèmes particuliers comme un certain type de filtrage, un certain type de conversion analogique-numérique.

 

Un des problèmes principaux de la synthèse analogique est la transformation de contraintes à haut niveau (niveau système, fonctionnel ou schéma-bloc) en contraintes électriques sur les paramètres de conception au niveau circuit. Les spécifications électriques de haut niveau sont généralement non linéaires et sont décrites par des équations approximatives. Pour répondre au problème de dimensionnement des transistors CMOS à partir de spécifications, Binkley [1] a proposé un plan de calcul pour le transistor MOS qui aide le concepteur à dimensionner le transistor selon les tendances de ses spécifications électriques.

 

Au sein du LIP6, on  développe le projet CHAMS pour modéliser un IP analogique au niveau structurel (netlist de transistors). L’environnement de conception CHAMS fournit des procédures systématiques pour dimensionner la netlist d’un circuit à partir de paramètres électriques (PE) au niveau « circuit Â» connus (courant, régime des transistors). Cependant la  transformation des spécifications de haut niveau en paramètres PE est actuellement à la charge du concepteur qui doit établir des relations entre les performances électriques attendues et les paramètres PE .

 

Par exemple, les spécifications à haut niveau qu’on cherche à satisfaire dans le domaine Radio-Fréquence, sont :

 

o La distortion harmonique

 

o Le rapport signal à bruit

 

o Le slew rate dynamique non-linéaire

 

o La tension de décalage

 

o La résolution

 

o SFDR : Spurious Free Dynamic Range (ou Rapport entre le RMS du fondamental et la plus grande harmonique)

 

o IP2 : Point d’interception d’ordre 2

 

o IP3 : Point d’interception d’ordre 3

 

o Point de compression à 1dB

 

o INL : Non-linéarité intégrale

 

o DNL : Non-linéarité différentielle

 

Au cours de ce stage, on souhaite établir un plan de calcul de haut niveau paramétré pour décrire les spécifications du domaine RF et fondé sur le plan proposé par Binkley au niveau transistor [1]. Ce plan devra établir une relation entre les spécifications haut niveau et les paramètres PE du circuit pour conduire un dimensionnement de la net-list considérée. Cette relation pourra reposer sur des équations approximatives connues pour exploiter les tendances de variation. Les performances exactes résultantes du dimensionnement seront mesurées par simulation électrique à l’aide de test-benchs. Ce plan permettra ainsi de guider le concepteur pour choisir les valeurs des paramètres PE et observer leur influence sur l’ensemble des spécifications. Selon les applications envisagées, l’ensemble des spécifications pourra changer, ce qui pourra conduire à établir différents plans de calcul.

 

Travail à effectuer :

 

Le travail à effectuer consistera à :

 

• Proposer un plan de calcul à haut niveau sous la forme d’un ensemble d’équations approximatives au niveau système pour un ou plusieurs domaines d’application : RF, biomédical, basses consommation, …

 

• Etablir la liaison entre le plan proposé et le plan de calcul de Binkley au niveau transistor en déterminant les tendances à travers des équations approximatives décrivant les spécifications du domaine d’application . On cherchera à identifier, pour chaque spécification, le ou les transistors les plus influents.

 

• Intégrer ces plans dans l’environnement CHAMS.

 

• Développer une interface graphique pour le plan de calcul du transistor MOS

 

• Etendre l’interface graphique pour les différents plans de calcul proposés, suivant le domaine d’application envisagé.

 

• Démontrer l’utilité de cette approche avec un dimensionnement électrique d’un circuit analogique.

 

Connaissances requises :

 

La difficulté de ce stage est liée à la maîtrise de différents domaines, notamment, l’électronique analogique et le développement des outils de CAO pour l’analogique. Pour l’analogique, ce stage implique la maîtrise les modèles standards du transistor MOS, ainsi que la compréhension du comportement physique du transistor MOS. Pour pouvoir réaliser différents plans de calcul, une certaine expérience dans un domaine d’application est également nécessaire. Concernant l’informatique, la connaissance des langages C/C++/Python est nécessaire.

 

Ouverture à l'international :

 

Ce sujet s’inscrit dans le contexte du projet européen B-DREAMS ( programme MEDEA ) qui implique des partenaires Français, Hollandais et Allemands.

 

Références

 

[1]. D. Binkley et al. A CAD Methodology for Optimizing Transistor Current and Sizing in Analog CMOS Design, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 22, No. 2, February 2003, pp. 225-237

 

[2]. Ramy Iskander, Marie-Minerve Louërat and Andreas Kaiser, "Automatic DC Operating Point Computation and Design Plan Generation for Analog IPs", Analog Integrated Circuits and Signal Processing Journal, Vol. 56, Issue 1-2, pp. 93-105, August 2008.