Etude et réalisation FPGA d'un générateur d'horloge distirbué de grande taille.

Proposition de stage Master 2 : Etude, modélisation et réalisation FPGA d’un générateur d’horloge distribué de grande taille

Début : 2ème semestre 2012-2013

Durée : 6 mois

Encadrant : Chuan Shan, Dimitri Galayko

Lieu : Laboratoire LIP6 (Univ. Paris-VI, Paris)

Indemnité : 417 euros / mois.

Contexte : horlogerie des systèmes synchrones. La synchronisation interne des systèmes numériques intégrés constitue un des enjeux phare de la conception VLSI. Malgré un intérêt croissant pour les architectures asynchrones (Globally Asynchronous Locally Synchronous), les concepteurs restent fidèles à l'approche synchrone à cause d'un certain nombre d'avantages d'ordre fondamental.

Or, un synchronisme du système nécessite une horloge globale : il s'agit d'un signal périodique dont la phase est identique dans toutes les parties du système. Cependant, aux fréquences d'horloge de 3-10 Ghz, il devient problématique de communiquer l'information sur sa phase vers tous les points de la puce, à cause des délais et du bruit. La technique traditionnelle utilisant les arbres de distribution répond de moins en moins bien aux contraintes technologiques et architecturales.

Une des réponses possibles à cette problématique consiste à remplacer une horloge centralisée, passive et en boucle ouverte par une infrastructure distribuée fonctionnant en réseau, avec des contre-réactions locales, capable de se synchroniser (fig. 1). L'idée est de diviser la puce en zones isochrones, si petites que les délais de propagation à l'intérieur soient négligeables ou tolérables. Chaque zone isochrone constitue un noeud du réseau d'horloge. Au centre de chaque zone on place une boucle à verrouillage de phase (PLLs, Phase Locked Loops). Chaque PLL est couplée avec celles des nœuds voisins. Le couplage est effectué grâce aux comparateurs de phase qui mesurent l'erreur de phase entre les zones isochrones voisines et qui injectent une somme pondérée des erreurs dans les PLLs. Le système est conçu pour avoir un seul état stable, celui dans lequel toutes les PLLs génèrent un signal avec une même phase.

Figure 1. Architecture de générateur d'horloge distribué

Les résultats récents obtenus par le LIP6 ont mis en évidence la faisabilité d’un réseau de PLLs tout-numériques intégré sur puce dans une technologie CMOS 65 nm. Ce premier prototype est composé de 16 nœuds d’oscillateurs locaux. Les tests ont montré une grande stabilité du fonctionnement du réseau.

Problème abordé par le stage. Le générateur d’horloge d’un circuit réel contiendra un très grand nombre de zones d’horloge (100-1000). La question cruciale se pose alors sur la « scalabilité » du réseau : il s’agit de démontrer la faisabilité d’un réseau de PLLs de grande taille.

Programme de travail. Le stage se fera en deux étapes.

Modélisation. Il s’agira de construire un modèle comportemental de réseau de PLLs en langage VHDL, avec deux options : 64 et 256 nœuds. Les modèles existants des nœuds de réseau devront être simplifiés afin d’alléger la modélisation.
Réalisation d’un prototype sur FPGA. En se basant sur les études effectuées au LIP6, le réseau de grande taille devra être réalisé et testé sur une plate-forme FPGA. La taille du réseau dépendra des limites de la plate-forme FPGA.

Compétences requises : VHDL, électronique numérique, expérience avec FPGA

Bibliographie :

"FPGA Implementation of Reconfigurable ADPLL Network for Distributed Clock Generation", C. Shan, E. Zianbetov, M. Javidan, F. Anceau, M. Terosiet, S. Féruglio, D. Galayko, O. Romain, É. Colinet, J. Juillard, accepted in 2011 International Conference on Field Programmable Technology, december 2011, New Dely, India

"All-digital PLL array provides reliable distributed clock for SOCs", M. Javidan, E. Zianbetov, F. Anceau, D. Galayko, E. Colinet, A. Korniienko and J. Juillard, IEEE International Symposium on Circuits and Systems ISCAS2011, may 2011, Rio de Janeiro, Brazil