TSAR : Sécurisation de la communication Inter-Cartes FPGA

Ce stage a déjà été attribué.

OBJECTIF

Ce stage s’inscrit dans le cadre du projet Européen SHARP piloté par BULL, dont les partenaires Français sont THALES, le LIP6 et le CEA/LETI. Ce projet vise la définition et l’implémentation d’une architecture de processeur many-cores généralistes supportant les systèmes d’exploitation de type UNIX.

L'originalité de TSAR est d’utiliser un grand nombre de « petits Â» cÅ“urs de processeurs RISC 32 bits ayant une faible empreinte énergétique. Les coeurs sont regroupés en clusters, lesquels sont interconnectés par un réseau sur puce en mesh2D (VDSPIN). Chaque cluster gère une partie de l'espace d'adressage de la mémoire physique. Le temps d'accès à la mémoire n'est pas uniforme, il dépend de l'adresse accédée et du coeur demandeur. La cohérence des caches est maintenue par le matériel grâce à un protocole original nommé DHCCP (Distributed Hybrid Cache Coherence Protocol). Les cÅ“urs de TSAR travaillent dans un espace d'adressage virtuel paginé.

L'architecture TSAR, comportant plusieurs centaines de cœurs, est modélisable en langage SystemC au cycle et au bit près grâce à la plate-forme de prototypage virtuel SOCLIB. Plusieurs applications logicielles ont été exécutées sur ce prototype virtuel, démontrant la scalabilité du protocole de cohérence DHCCP.

Un des objectifs du projet SHARP est la réalisation d’un prototype matériel FPGA. Un prototype PPGA comportant 4 clusters à 2 cÅ“urs a déjà permis la mise au point des modèles VHDL. Sur un FPGA, on peut espérer mettre au mieux 4 clusters. Pour obtenir un mesh plus grand, il faut en utiliser plusieurs. L'équipe dispose de cartes DE3  (Terasic) contenant chacune un FPGA ALTERA stratix3 et ces cartes peuvent être connectées entre elles par des liaisons série haut débit. Deux stages ont permis de définir puis d’implémenter les composants matériels SERDES permettant de sérialiser les liaisons point à point entre deux routeurs de VDSPIN, et donc d’émuler un mesh de taille supérieure à 2*2.

 

TRAVAIL PROPOSE

Les liaisons série inter-cartes sont très sensibles aux perturbations électro-magnétiques, et il est nécessaire d’introduire dans le protocole de transmission série un mécanisme de détection d’erreur et de re-émission des paquets corrompus. Ce mécanisme est spécifié et le but principal du stage est d’implémenter et de valider le mécanisme proposé.

Ce stage se déroulera en plusieurs étapes :                                                       

1.     Étude de l’architecture TSAR.

2.     Analyse des liens rapides proposés par le FPGA et la carte DE3.

3.     Analyse du sérialiseur / désérialiseur (ser/des) existant.

4.     Analyse du mécanisme de sécurisation proposé.

5.     Implémentation du ser/des sécurisé.

6.     Spécification/implémentation de l’architecture de test (générateurs/analyseurs de trafic)

7.     Validation par simulation VHDL du ser/des sécurisé.

8.     Caractérisation temporelle de l’architecture de test sur FPGA entre 2 cartes

ENCADREMENT :

Ce stage sera encadré par Franck Wajsbürt : franck.wajsburt@lip6.fr