Ce stage a déjà été attribué.

CONTEXTE

De nos jours, les appareils électroniques intègrent de plus en plus de normes de télécommunications sans fil. Un téléphone portable contient des circuits capables d’effectuer l’émission et la réception d’informations utilisant plusieurs standards de communications numériques (GSM, UMTS, WiFi, Bluetooth, GPS, …).

Quelle que soit la norme de communication utilisée, l’architecture d’une de chaîne de réception RF (Radio Fréquence) est toujours la même. Cette chaîne est constituée d’un amplificateur faible bruit (LNA), d’un mélangeur, d’un filtre passe-bas et d’un convertisseur analogique-numérique (ADC). Malgré ce fait, chaque norme a besoin de son propre circuit de réception RF. En effet, les spécifications de chaque bloc de cette chaîne de réception dépendent du standard de communication utilisé.

Est-il possible d’utiliser un seul circuit reconfigurable et de réduire ainsi le coût de la fabrication et la taille occupée par ces différents circuits ?

Cet objectif est réalisable pour quelques normes en utilisant des blocs analogiques reconfigurables, mais cette solution augmente considérablement la complexité de ces blocs.

OBJECTIF

Dans ce travail, nous voulons explorer une autre solution qui consiste à placer le convertisseur analogique-numérique le plus près possible de l’antenne de réception [1][2]. Ce convertisseur, qui fonctionne à très haute fréquence, permet de réaliser la majorité des fonctions d’une chaîne de réception RF dans le domaine numérique, facilement programmable et reconfigurable.

DESCRIPTION

• Déterminer les spécifications des blocs RF suivants pour plusieurs normes de communication sans fil :

-       Amplificateur faible bruit (LNA).

-       Modulateur Sigma-Delta RF.

-       Circuits de démodulation numérique.

• Conception au niveau circuit de ces blocs RF

REFERENCES

 [1] A. Ashry and H. Aboushady, "A 4th order 3.6GS/s RF Sigma-Delta ADC with a FoM of1pJ/bit", IEEE Transactions on Circuits and Systems I, TCAS-I, Vol.60, No. 10, pp 2606 - 2617, October 2013.

[2] S. Gupta et al. “A 0.8–2 GHz Fully-Integrated QPLL-Timed Direct-RF-Sampling Bandpass SD ADC in 0.13um CMOS”, IEEE Journal of solid-state circuits, JSSC, May 2012.

COMPETENCES REQUISES

- Conception de circuits intégrés analogiques et RF.

- Conception de circuits numériques (flot complet VHDL au Layout).

 ENCADRANTS

-       Hassan Aboushady, Maître de conférences, Hassan.Aboushady(at)lip6(.)fr, http://www-asim.lip6.fr/~hassan

-       Delaram Haghighitalab, Doctorante, Delaram.Haghighitalab(at)lip6(.)fr

-       Tamer Badran, Doctorant, Tamer.Badran(at)lip6(.)fr

-       Alhassan Sayed, Doctorant, Alhassan.Sayed(at)lip6(.)fr

LIEU

Laboratoire LIP6, Département SoC (System on Chip),

Equipe Circuits Intégrés Analogiques et Numériques