Proposition de stage Bac + 5

 

Laboratoire : LIP6, département SoC

Durée : 6 mois

Ce stage a déjà Ã©té attribué.

 

Contexte : Dans les systèmes sur puce (SoC, Systems on Chip) actuels, l’oscillateur contrôlé numériquement (DCO, Digital Oscillator Controlled) est un des éléments essentiels. Par exemple, dans l’horlogerie des SoC synchrones, c’est l’un des blocs les plus critiques, puisque c’est grâce à lui que s’effectue le cadencement de toute la puce.

Parmi les nombreuses architectures d’oscillateur contrôlé existantes, le DCO à matrice d’inverseurs trois états est l’une des structures émergentes qui présente le plus d’intérêt [1-3].

A l’heure actuelle, la conception de ce type de circuit est essentiellement artisanale. Cette approche est, par conséquent, sous-optimale et non-réutilisable. Nous nous proposons de développer un outil de conception conduisant à la synthèse automatique de cette famille de DCO, en se basant sur un cahier des charges aussi minimal que possible.

 

Objectif du stage : Un des intérêts du type de DCO retenu est sa grande régularité et symétrie. Cette architecture rend le dessin des masques plus simple que d’autres structures, mais ce travail reste tout de même fastidieux. L’objectif de ce stage est de lever ce verrou, en réalisant une génération automatisée et optimisée du dessin des masques de ce DCO. En outre, suite à cette création, l’extraction des éléments parasites associés sera réalisée. Elle nous conduira au final à l’évaluation des performances par simulation électrique, qui seront comparées à un cahier des charges préétabli.

 

Compétences souhaités :

- Simulation Spice

- Conception full custom

- Programmation en Python

- Notions de base en microélectroniques

 

Encadrement :

Le stage sera principalement encadré par :

- Jean-Paul Chaput (Ingénieur), jean-paul.chaput@lip6.fr

- Marie-Minerve Louërat (CR CNRS), Marie-Minerve.Louerat@lip6.fr

- Sylvain Feruglio (McF), sylvain.feruglio@upmc.fr

 

 

Rémunération : 436€/mois.

 

Bibliographie :

[1] E. Zianbetov, F. Anceau, M. Javidan, D. Galayko, E. Colinet, J. Juillard, A Digitally Controlled Oscillator in a 65-nm CMOS process for SoC clock generation, IEEE International Symposium on Circuits and Systems (ISCAS), pages 2845-2848, 2011.

[2] M. Terosiet, S. Feruglio, D. Galayko, P. Garda, An Analytical Model Of The Oscillation Period For Tri-State Inverter Based DCO, IEEE International Conference on Microelectronics (ICM), pages 1-5, 2011.

[3] tmp-soc.lip6.fr/recherche/cian/chams/

[4] S. Youssef, Designer-assisted Reusable and Optimized Analog Layout Generation for Nanaometric CMOS Era, thèse de doctorat UPMC – Paris 6, 2012.

[5] S. Youssef, F. Javid, D. Dupuis, R. Iskander, M. M. Louërat, A Python-Based Layout-Aware Analog Design Methodology For Nanometric Technologies, IEEE International Design and Test Workshop (IDT), pages 62-67, 2011.

 

[6] S. Youssef, D. Dupuis, R. Iskander, M.M. Louërat, Automatic Stress Effects Computation Based On A Layout Generation Tool For Analog IC, IEEE International Behavioral Modeling and Simulation Conference (BMAS), pages 7-12, 2010.