Ce projet prend sa place dans le cadre du projet SMILE (Système Mixte Intégré à Faible Latence d'Exécution) qui est projet de recherche étudiant la conception d'un système sur puce reconfigurable multi-processeurs, ou RSoC pour Reconfigurable System on Chip,  possédant un système d'exploitation distribué capable de gérer efficacement ce RSoC.
 
Dans le cadre de ce projet a été réalisé une librairie de composants matériels, nommée MATIP, permettant d'utiliser les primitives de la bibliothèque de communication MPI (Message Passing Interface) afin de faire communiquer des taches matérielles entre elles.

MATIP permet a un utilisateur de décrire des applications parallèles dynamiques à l'aide du langage VHDL.

L'objet de ce projet est d'étudier l'intégration d'un réseau d'interconnexion des taches matérielles dans MATIP permettant le passage à l'échelle de la plate-forme.

Parmi les réseaux étudiés il y aura des grilles, des anneaux et des Bus.

Une description en  VHDL  de réseau retenu pour l'intégrer à MATIP sera réalisée et intégré sur une carte Nexys4 conçue autour d'un circuit Artix7 de Xilinx.

Lieu et Moyens :
Le stage se déroulera dans l'équipe SYEL du département SoC du LIP6 à l'UPMC.
Les outils utilisés seront des PC sous Linux avec les outils Mentors Graphics et
 Vivado pour la conception VHDL et la synthèse.
Les FPGA utilisés seront des FPGA Xilinx.

 

Contacts :

Bertrand Granado
Université Pierre et Marie Curie - Laboratoire d'Informatique de Paris 6
Tour 25 - Couloir 25/24 - 5ième Etage - Bureau 516
4, Place Jussieu
75252 Paris Cedex 05
Téléphone : 01 44 27 96 33
Mél:  Bertrand.Granado@upmc.fr