A Symbolic Model-Checking Framework for Transient Fault Robustness Classification and Quantification
Robustness analysis of RTL-sequential circuits impacted by transient faults is an important concern for designers. While simulation or emulation based techniques are widely used, they do not give guarantees on the robustness level of the system and are often limited to single fault models. Moreover, several robustness criterions may be adopted depending on the application being executed and the synchronization scheme between the circuit and its environment. The use of formal methods ensures robustness level and helps in locating weak portions of a circuit to be hardened, even in case of multiple fault models. We present a framework to analyze the robustness of a RTL circuit, considering several models of faults and reparation, and show how a wide class of robustness criteria can be mapped into our reparation model. We present an implementation of the robustness measures in the setting of BDD-based model checking and illustrate our measurements on classical benchmark circuits. |
Introduction to the University of Western Ontario in Canada
The intent of this presentation is to provide the background information about the Canadian university system, graduate research programs, research granting programs, scholarships, as well as information about the student life in Canada. In particular, the Electrical and Computer Engineering Department at The University of Western Ontario in London, Ontario will be introduced together with its main research areas. Further, Dr. Sobot will introduce his own academic and industrial research in the area of analog/mixed-sdignal integrated circuits, implantable integrated RF circuits, and brain to machine interface. After the presentation, Dr Sobot will be happy to answer questions from the audience. |
Brain to brain communication, memristors... the raise of intelligent machines?This talk presents the historical review of integrated circuit technology, and its current and future integration path with the human body. With the latest developments in the area memristive devices, which are perceived as devices capable of facilitating the learning process, the question that rises is: are we facing the possibility of creating intelligent machines? The talk is intended to, at least, open a discussion about the current and future impacts of the technology on humans. |
Analog Integrated Circuits for CommunicationsThis talk will present a few typical analog integrated circuits designed in both the industrial and academic environments for purposes of transmitting a signal in between two points in space. Aside from the circuits details, there will be discussion about analog integrated circuit layout issues and its impact on the circuit performance. |
Etude de l'utilisation des mémoires transactionnelles pour le support de la programmation parallèle dans les multiprocesseurs intégrés| L'avènement des puces multicoeurs repose certaines questions quant aux moyens d'écrire les programmes, qui doivent alors intégrer un degré élevé de parallélisme. Cette question est abordée par l'intermédiaire du paradigme de programmation à base de transactions -- ensemble d'instructions s'exécutant de manière atomique du point de vue des autres coeurs. Supporter cette abstraction nécessite l'implantation d'un système dit TM (pour Transactional Memory), souvent complexe, pouvant être logiciel ou matériel. L'étude porte premièrement sur la comparaison de systèmes TM matériels basés sur des choix architecturaux différents (protocole de cohérence de cache), puis sur l'impact d'un point de vue performances de plusieurs politiques de résolution des conflits, autrement dit des actions à prendre quand deux transactions essaient d'accéder simultanément les mêmes données. |
Une méthodologie de conception dirigée par les modèles en MARTE pour cibler les systèmes sur puce basés sur les FPGA dynamiquement reconfigurables
Les travaux montrés dans cette présentation sont effectués dans le cadre des Systèmes sur puce (SoC, System on Chip) et la conception de systèmes embarqués en temps réel, notamment dédiés au domaine de la reconfiguration dynamique, liés à ces systèmes complexes. Dans ce travail, nous présentons un nouveau flot de conception basé sur l’Ingénierie Dirigée par les Modèles (IDM/MDE) et le profil MARTE pour la conception conjointe du SoC, la spécification et la mise en oeuvre de ces systèmes sur puce reconfigurables, afin d’élever les niveaux d’abstraction et de réduire la complexité du système. |
Modélisation de circuits hétérogènes numériques/analogiques
Ces travaux portent sur la modélisation de circuits hétérogènes numériques/analogiques à différents niveaux d’abstraction de façon à définir une méthodologie de raffinements successifs ainsi que les extensions analogiques au standard IEEE 1685 Ip-Xact. Différents langages sont utilisés : SystemC, SystemC-AMS,VHDL,VHDL-AMS et Spice. Cette étude est basé sur une application concrète : un convertisseur analogique-numérique de type SAR («successive approximation register»). |
Instrumentation en ligne d'un MPSoC
Cet exposé présentera les principes de conception d'une application d'instrumentation d'une puce multi processeurs.
L'application d'instrumentation a pour but de détecter les pannes qui arrivent sur la puce et d'y réagir en isolant les composants défectueux.
Cette application d'instrumentation est destinée à s'exécuter en même temps que l'application fonctionnelle, c'est pourquoi on parle d'instrumentation en ligne (online monitoring).
Application fonctionnelle et application d'instrumentation sont composées de tâches (threads) qui s'exécutent sur des processeurs différents et qui communiquent entre eux.
L'idée principale de cette approche est d'avoir une application d'instrumentation non intrusive pour l'application fonctionnelle.
Le travail de l'application d'instrumentation repose sur la présence de capteurs au sein du matériel qui fournissent des informations sur l'état du système (température, compteurs d'activité). Ces informations sont analysées par l'application qui produit un diagnostic de l'état de fonctionnement du système et qui déclenche si besoin une réaction. |
L’intégration des systèmes de vision en relief à fortes contraintes : du silicium aux traitementsNous observons depuis une dizaine d’année à l’émergence de nouveaux domaines applicatifs nécessitant la perception de la profondeur afin d’avoir une perception spatiale de leur environnement. L’intégration monolithique de la vision peut apporter des solutions là où aujourd’hui les solutions existantes sont limitées de par leur surface et leur consommation. C’est le cas dans de nombreux domaines : la micro-robotique, la surveillance, le biomédical ou encore le contrôle de qualité. La conception d'un système de vision en relief dans de telles conditions est alors complexifiée par la pluridisciplinarité nécessaire à son intégration. Il est lors obligatoire d'avoir une vision sur l'ensemble du système, cella passant du capteur de vision en tant que tel jusqu'aux architectures de traitement afin d'assurer un haut niveau d'intégrabilité, c'est-à-dire une faible consommation et un encombrement réduit tout, en assurant une précision suffisant et un fonctionnement temps réel.
Je me propose de présenter cette thématique comme suivant : Poser le contexte et les enjeux. Présentation succinct de l’état de l’art. Présentation des travaux scientifiques menés jusqu'à maintenant et avenir. Présentation d’un projet pédagogique concordant. Conclusion et discusion.
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Recherche opérationnelle et optimisation pour la conception testable de circuits intégrés complexesLe travail de cette thèse est à l’interface des domaines de la recherche opérationnelle et de la micro-électronique. Il traite de l’utilisation des techniques d’optimisation combinatoire pour la DFT (Design For Test) des Circuits Intégrés (CI).
Avec la croissance rapide et la complexité des CI actuels, la qualité ainsi que le coût du test sont devenus des paramètres importants dans l’industrie des semi-conducteurs. Afin de s’assurer du bon fonctionnement du CI, l’étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d’un CI. Pour répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d’éventuels défauts. Pour cela, il devient incontournable d’appréhender la phase de test dès les étapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise à améliorer la testabilité des CI.Plusieurs problèmes d’optimisation et d’aide à la décision découlent de la micro-électronique. La plupart de ces travaux traitent des problèmes d’optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont à un niveau de conception plus amont, la DFT en présynthèse au niveau transfert de registres ou RTL (Register Transfer Level). Cette thèse se découpe en trois parties.
Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de test des CI. La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés dans cette partie.
Dans la deuxième partie, nous nous intéressons au problème de l’optimisation de l’insertion des chaînes de scan. A l’heure actuelle, le « scan interne » est une des techniques d’amélioration de testabilité ou de DFT les plus largement adoptées pour les circuits intégrés numériques. Il s’agit de chaîner les éléments mémoires ou bascules du circuit de sorte à former des chaînes de scan qui seront considérées pendant la phase de test comme points de contrôle et d’observation de la logique interne du circuit. L’objectif de notre travail est de développer des algorithmes permettant de générer pour un CI donné et dès le niveau RTL des chaînes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes dans un graphe pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de chaînes hamiltoniennes de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up DeFacTo Technologies.
La troisième partie s’intéresse au problème de partage de blocs BIST (Built In Self Test) pour le test des mémoires. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types et tailles, ainsi que des règles de partage des colliers en série et en parallèle, il s’agit d’identifier des solutions au problème en associant à chaque mémoire un collier. La solution obtenue doit minimiser à la fois la surface, la consommation en puissance et le temps de test du CI. Pour résoudre ce problème, nous avons conçu un prototype nommé Memory BIST Optimizer (MBO). Il est constitué de deux phases de résolution et d’une phase de validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des règles de partage et d’abstraction des technologies utilisées. La deuxième phase utilise les algorithmes génétiques pour l’optimisation multi-objectifs afin d’obtenir un ensemble de solutions non dominées. Enfin, la validation permet de vérifier que la solution fournie est valide. De plus, elle affiche l’ensemble des solutions à travers une interface graphique ou textuelle. Cela permet à l’utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est intégré dans un flot d'outils à ST-microelectronics pour une utilisation par ses clients. |
- séminaire interne de 3ème année
Compression de code et optimisation multi-critères des codes embarqués dans un contexte temps réel strict Pour les systèmes embarqués, la taille et la consommation d’énergie du code sont deux critères très importants pour une question de coût, d’autonomie et de dissipation thermique. L’optimisation de la taille des applications à embarquer est importante parce que souvent, il n’y a pas de disque dur et toutes les applications doivent tenir dans la mémoire de taille limitée ou à limiter pour des raisons économiques. D’autre part, étant donné que les besoins en énergie des processeurs et des systèmes embarqués augmentent plus rapidement que la capacité des sources d’énergie portables, il est très important de minimiser la consommation d’énergie. De plus, les besoins en performance des systèmes embarqués augmentent sans cesse et les processeurs embarqués deviennent de plus en plus sophistiqués. Enfin, si l'application embarquée est une application temps réel, il faut statiquement garantir un temps d'exécution pire cas (Worst Case Execution Time - WCET) en plus de toutes les contraintes citées et ce temps doit être inférieur à une contrainte fixée. Il est donc important de pouvoir optimiser simultanément la taille, la consommation d’énergie et la performance moyenne et pire cas des codes embarqués et ce même pour des architectures complexes.
De nombreuses transformations ont été proposées pour améliorer un des critères précédemment cités. La plupart des optimisations ont des effets de bord sur les autres critères que celui pour lequel elles ont été mises au point. Il est donc nécessaire d'étudier les effets des transformations 'classiques' afin de déterminer si elles ont un impact négatif sur les critères autres que celui qu'elles optimisent afin de mettre au point des stratégies d'applications adaptées et rechercher des compromis lorsque nécessaire. L'application de plusieurs optimisations visant chacune un seul critère et pouvant détruire les effets des autres transformations pose le même problème et le complexifie. L'application de plusieurs transformations nécessite donc aussi un moyen (des stratégies) de tirer profit de chacune en limitant leur effet négatif.
L'optimisation itérative basée sur la mesure des effets de l'application de une ou plusieurs transformations et la recherche dans l'espace des paramètres et des combinaisons de transformations a montré son efficacité dans un contexte mono-critère ou bi-critères avec une seule transformation. L'objectif de cette thèse est d'étudier et proposer des stratégies d'optimisation multi-critères adaptées aux codes embarqués en se basant sur une approche itérative. Cette thèse s'inscrit dans le cadre du projet MORE qui a pour but de développer de telles strategies. LIP6 est un des 3 partenaires du projet et travaille sur la compression de code afin d'optimiser la taille de code. Les deux autre partenaires travaillent sur l'optimisation de la consommation d'énergie et du temps d'éxécution pire cas (WCET). L'étape finale du projet est d'appliquer simultanément les transformations mises au point par les partenaires et proposer une infrastructure d'optimisation itérative, incluant différents algorithmes de recherche et/ou stratégies d'optimisation afin de répondre aux besoins d'un système embarqué. |
Architectures FPGA structurées et outils associés Avec le développement de l'ère numérique, la notion de sécurité des données est de plus en plus préoccupante pour les concepteurs des circuits intégrés. Afin d'assurer la sécurité des données, on implante dans certains circuits intégrés des algorithmes cryptographiques. Plusieurs de ceux ci ont été développés, et ils sont bien robustes mathématiquement. Cependant, l'implémentation physique de ces algorithmes peut révéler certaines informations qui sont reliées à la clé secrète. Les attaques par canaux cachés « side-channels » exploitent ces informations afin d'extraire la clé secrète. Parmi ces attaques, l'attaque DPA « Differential Power Analysis » repose sur la relation entre les données manipulées et la consommation de courant du circuit afin de
récupérer la clé secrète.
La technique «Wave Dynamic Differential Logic » (WDDL) est une stratégie de
contre mesure très prometteuse qui a été proposée dans la littérature. Cependant, elle ne peut être efficace que si les signaux duaux routés du circuit WDDL sont équilibrés pour avoir les mêmes temps de propagation et les mêmes consommations de courant. Le talon d'Achille est donc d'assurer l'équilibre entres les signaux duaux.
Dans cette thèse, notre but est de développer des outils du flot de configuration
permettant de sécuriser le FPGA contre les attaques de type DPA. Nous nous intéressons à la technique WDDL comme contre mesure, et nous cherchons à réaliser des outils dont le but est d'équilibrer le routage des signaux duaux d'un circuit WDDL. Nous proposons :
· des techniques de partitionnement et de placement contraints
· un routage timing-balance-driven
Nous ciblons l'architecture FPGA arborescente Multi niveaux (MFPGA) qui a été proposée au sein du laboratoire Lip6, ainsi que le FPGA en topologie Mesh. |
Définition et implantation d'un mécanisme de reconfiguration du NoC dans l’architecture MPSoC Les architectures MPSoC (Multi-Processor System-on-Chip) utilisant des NoC (Network-on-chip), et intégrant des milliers de processeurs, fourniront une puissance de calcul très importante, mais seront très sensibles aux composants défectueux. Elles devront donc intégrer des mécanismes - matériels et logiciels - permettant la reconfiguration du NOC en cas de panne. Dans ce travail, nous proposons une procédure de reconfiguration du NoC, pour réaliser le mécanisme de tolérance aux pannes franches dans le micro-réseau embarqué, qui s'appuie sur trois éléments principaux : Une procédure de test et d’initialisation du NoC : off-line BIST Une définition d'un bus de configuration de la plate-forme par logiciel Un algorithme de routage reconfigurable pour NOC a topologie 2D mesh
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TLMDT – A modeling strategy for parallel simulation in SMP workstations The simulation speed is a key issue in virtual prototyping of Multi-Processors System on Chip (MPSoCs). The SystemC TLM2.0 (Transaction Level Modeling) approach accelerates the simulation by using Interface Method Calls (IMC) to implement the communications between hardware components. Another source of speedup can be exploited by parallel simulation. Multi-core workstations are becoming the mainstream, and SMP workstations will soon contain several tens of cores. The standard SystemC simulation engine uses a centralized scheduler, that is clearly the bottleneck for a parallel simulation. This work proposes a general modeling strategy for shared memory MPSoCs, called TLM-DT (Transaction Level Modeling with Distributed Time). TLM-DT is compliant with the SystemC TLM2.0 standard, but it uses a distributed representation of time, allowing parallel simulation. The main idea is to take advantage of the TLM-DT distributed approach to perform parallel simulation on SMP workstations.
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SystemC-SMP : Simulation parallèle de modeles TLM-DT dans les machines multi-cœur
SystemC-SMP est une nouvelle implémentation du moteur de simulation SystemC.
SystemC-SMP est élaboré pour simuler spécifiquement les modèles TLM-DT("Transaction Level Modeling with Distributed Time"). Un nouveau mécanisme de simulation permet l'utilisation des multi-cœurs disponibles dans la station de travail. Un tel mécanisme permet aussi aux modules TLM-DT de communiquer sans la charge de l'ordonnanceur du simulateur SystemC.
La nouvelle approche de simulation permet à l'utilisateur TLM-DT d'améliorer la vitesse de simulation d'un facteur proportionnel au nombre de cœur qui sont utilisés dans la simulation.
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Study and Exploration of Tree-based Heterogeneous FPGA Architecture
During past few years the continued improvement in process technology has significantly changed FPGAs. Earlier FPGAs contained only a few thousand gates and were merely considered as glue logic. But now they have seen a rapid shift from the devices that contained only homogeneous blocks to the devices that contain multipliers, RAMs, DSP blocks and even full processors. This shift in FPGAs (from homogeneous to heterogeneous devices) has improved the area, speed and power consumption of FPGAs and the gap between FPGAs and ASICs is reduced. But this improvement has come at the cost of reduced flexibility. In order to further improve the performance of FPGAs, a significant amount of research related to the placement and interconnect of hard-blocks, (e.g. multiplier, RAMS etc) has been done in the domain of heterogeneous FPGAs. But most of this work focuses on mesh-based FPGA as their target FPGA and few other interconnect architectures have been explored. This work mainly focuses on tree-based FPGA interconnect architecture. In this work we propose tree-based heterogeneous FPGA architecture. CAD tools are developed for the exploration of this architecture. These tools include:
In order to evaluate this architecture, different benchmarks are placed and routed on the architecture using the tools developed for this architecture. Area results are then compared with those of mesh-based heterogeneous FPGA architecture. |
Feasibility Study of a digital UWB radar with multitones signals
Au cours des dernières années, la communauté des radaristes s’est intéressée aux signaux multi-tons, qui ont été développé à la base pour les télécommunications. Le fait de copier des signaux de télécommunications pour masquer une activité radar est de la plus haute importance pour avoir une faible probabilité d’interception. Ceci facilite aussi l’insertion du signal dans le spectre qui est densément peuple et permet l’utilisation de plusieurs modes de fonctionnement simultanément et donc l’utilisation de radars multifonctions. Jusqu'à ce jour, les multi-tons ont été surtout étudiés au travers de simulations. Levanon et al a étudié la réduction du rapport puissance crête a puissance moyenne en appliquant des modulations de phases et l’optimisation de fonction d’ambigüité principalement avec des trains d’impulsions. Prasad et al ont simulé les capacités de détections de cibles d’un radar avec des signaux multi-tons. Franken et al ont simulé la tolérance des signaux OFDM au Doppler. Des résultats expérimentaux ont été collectés par Paichard et al avec le système de mesure HYCAM-RCS.
La question se pose sur le potentiel des formes d’ondes multi-tons pour des applications au radar numerique. Pour répondre à cette question 3 objectifs ont été fixés:
Améliorer le dispositif expérimental HYCAM Comparer les performances des formes d’onde radar: Chirp linéaire et Multi-tons Déterminer l’impact des équipements RF sur les performances du radar Résumé complet ici.
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Automatisation de la conception d'un convertisseur sigma-delta passe bande RF
Les applications radio-logicielles ont poussé vers des convertisseurs analogique-numérique ayant une bande passante de plusieurs dizaines
de MHz centrée autour de quelques GHz.
Les convertisseurs SD passe-bande sont bien adaptés a ces applications puisqu'ils sont capable de convertir un signal à bande-passante
limitée bande passante d'une fréquence RF.
Dans ce travail nous proposons une méthode systématique pour la conception de modulateurs Sigma-Delta passe-bande RF. Cette methode est réalisé dans l'environnement de synthèse de circuits intégrés analogiques développé au sein du laboratoire. |
Conception, modelisation et simulation de systemes heterogenes Ce travail se place dans le contexte de la conception, la modelisation et la simulation de systemes heterogenes contenant a la fois des capteurs, des composants analogiques, des composants numeriques et des circuits RF. La seule maniere de simuler un systeme avec une telle complexite avec un temps de simulation raisonnable est de faire une modelisation haut niveau. Cependant, pour que ce modele haut-niveau soit fiable, les modeles des blocs analogiques et RF doivent contenir une description precise des leurs imperfections. Dans ce travail nous proposons une methode systematique pour la caracterisation et le raffinement des modeles des blocs analogiques et RF. Cette methode est realise dans un environnement C++ base sur: - l'outil de simulation haut niveau SystemC-AMS
- l'outil de resolution d'expression symbolique GiNac
- l'outil de synthese de circuits integres analogique CAIRO+
Pour illustrer la validite de la methode proposee, nous presenterons le modele d'un noeud d'un reseau de capteurs sans fil avec une caracterisation automatique de certains blocs analogiques et RF. |
- séminaire interne de 3ème année
Estimation de la consommation des systèmes hétérogènes
Cette thèse propose une méthode d’estimation de la consommation des systèmes hétérogènes au niveau système. Nous introduisons une méthode empirique pour la modélisation de la consommation des composants analogiques au niveau système. L'étape principale de cette méthode utilise des réseaux de neurones pour approximer la courbe mathématique de la consommation du composant en fonction de ses entrées et de ses paramètres fonctionnels comme les fréquences, la température, la tension d’alimentation, etc. Pour un nœud du réseau de capteurs sans fil, nous avons une erreur moyenne de 1,53% avec une erreur maximale de 3,06% entre notre estimation et la mesure de la consommation réelle. Cette nouvelle méthode est adaptée à la conception à base de plateforme au niveau système. Les trois principaux avantages de cette méthode sont :
- Une estimation en ligne et par composant, de la consommation instantanée.
- La méthode est générique, car elle peut être appliquée à tous
les composants analogiques et à tous les environnements de simulation
et de modélisation. - a méthode est adaptée à la consommation totale d’un système hétérogène.
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- Narjes Ben Rajeb (Professeur au LIP2 et Institut National des Sciences Appliquées et de Technologie de Tunis)
Décider la connaissance d'un intrus pour des théories de vote électronique
(travaux réalisés en collaboration avec M. Berrima et V. Cortier)
Les méthodes formelles jouent un rôle important dans l'analyse des protocoles de sécurité. Ces derniers requièrent souvent un raisonnement sur la connaissance d'un attaquant (intrus). Deux notions standards sont souvent considérées dans les approches formelles: la déductibilité et l'indistinguabilité. La première notion exprime si un attaquant peut connaître la valeur d'un secret, alors que la seconde permet de savoir si un attaquant peut observer une différence entre les exécutions d'un protocole avec différentes valeurs du secret. Plusieurs procédures de décision ont été proposées pour ces deux notions, mais aucune ne s'applique dans le contexte des protocoles de vote électronique qui font appel à des primitives cryptographiques spécifiques. Dans cet exposé, nous montrons que la déduction et l'indistinguabilité sont décidables en temps polynomial pour deux théories modélisant des protocoles de vote électronique : le protocole d'Okamoto et celui de Lee et al. Bibliographie :
· M. Abadi and V. Cortier. Deciding knowledge in security protocols under equational theories.Theoretical Computer Science, 367(1-2):2-32, 2006.
· M. Berrima, N. Ben Rajeb et V. Cortier. Deciding knowledge in security protocols under some e-voting protocols. Rapport de recherche inria-00375784, 2009. |
- Riadh Robbana (Professeur en Informatique, Directeur des études et des stages, Directeur Adjoint de l'Ecole Polytechnique de Tunisie Responsable l'équipe de recherche MASTER au laboratoire LIP2)
Test des Systèmes de Durées
(Tavaux réalisés avec Saddek Bensalem, Lotfi Majdoub, Moez Krichen et Stavros Tripakis [1,2, 4])
Dans cet exposé, nous considérons le problème de test des systèmes à durées et plus précisément au test de conformité de ces systèmes. Les systèmes à durées constituent un extension des systèmes temporisés dans le sens où ils permettent de raisonner sur l'accumulation du temps écoulé durant certaines phases du système, cette accumulation de temps est appelée durée, alors que pour les systèmes temporisés il n'est possible de raisonner que sur des différences de temps séparant des paires d'événements. L'activité de test de conformité consiste à examiner si une implémentation sous test considérée comme un boîtier noir dont le testeur ne connaît pas son code est conforme à sa spécification. L'approche de test que nous considérons est basée sur le concept d'objectif de test. L'objectif de test peut être vu comme un ensemble de propriétés qui doivent être satisfaites par le système considéré, et faire du test par objectif, consiste à générer seulement les cas de test conformes à l'objectif considéré. Nous verrons à travers cet exposé, l'algorithme de test des systèmes à durées que nous proposons, qui combine la génération et l'exécution de test sur l'implémentation en respectant une relation de conformité inspirée de la relation de conformité ioco proposée par Tretmans [3].
Bibliographie :
[1] L.Majdoub and R.Robbana, "Automatic Test of Duration Systems with an approximation method", in STV'07 System Testing and Validation Workshop, Paris, December 2007.
[2] S. Bensalem, M. Krichen, L. Majdoub, R. Robbana et S. Tripakis. "Test Generation for Duration Systems". Dans le workshop VECoS 2007, mai 2007, Alger, Algérie.
[3] J. Tretmans, Testing Concurrent Systems : A Formal Approach, CONCUR'99 , 10th Int, conference on Concurrency Theory, LNCS 1664, pages 46-65, Springer -Verlag, 1999.
[4] L. Majdoub and R. Robbana : Testing Duration Systems, Journal Européen des Systèmes Automatisés numéro spécial JESA les méthodes formelles temps-réel, Vol 42/9 2008, pp 1111- 1134.. |
Partitionnement d'un MPSoC en sous-systèmes logiques confinés
| Dans le monde des systèmes sur puce embarqués et orientés multimédia, l'une des prochaines demandes importantes concerne la possibilité d'exécuter plusieurs piles logicielles simultanément sur le même MPSoC, en utilisant les même ressources, mais surtout de façon protégée. Ces piles logicielles peuvent être de nature très différentes : systèmes d'exploitation grand public, applications de décodage audio/vidéo, application de gestion des droits numériques, etc. Pour les faire cohabiter sur la même plateforme, en maintenant une protection mémoire efficace, de nouvelles techniques matérielles et logicielles doivent être définies. Nous présenterons donc une approche qui permet à plusieurs domaines de protection de partager les ressources de calcul et de mémoire de manière sécurisée, et qui s'intéresse également au problème de partage des unités périphériques. |
Modélisation au niveau système des entrées/sorties d'un système hétérogène, séminaire interne doctorant L’évolution constante des technologies en microélectronique, permet aujourd’hui de réaliser des systèmes sur puce(ou SOC pour System-on-Chip) dits hétérogènes : ces circuits sont composés d’unités de calculs (µP, DSP, etc.), de blocs mémoires, de convertisseurs analogiques numériques et d’unité de communication. La complexité de ces systèmes nécessite des méthodologies de conception adaptées, commençant par une modélisation haut niveau pour établir un prototypage virtuel de l’application. Aujourd’hui, cette modélisation est d’une part assurée par une multiplicité d’outils et de langages, et d’autre part, elle ignore un certain nombre d’aspects (compatibilité électromagnétique CEM, intégrité du signal, etc.) qui ne sont abordés que dans les phases postérieurs de la conception.
Au cours de nos travaux de thèse, nous tentons de répondre à une double problématique : premièrement, peut-on modéliser efficacement, à un haut niveau d’abstraction, et avec un environnement unique, des systèmes hétérogènes. Deuxièmement, peut-on intégrer à cette modélisation haut niveau la prise en compte de défauts (comme les phénomènes de couplages sur des lignes de transmission, la compatibilité électromagnétique, etc…) qui ne sont traités traditionnellement qu’aux dernières étapes de la conception. Pour répondre à ces questions, nous nous plaçons dans un cadre applicatif : celui d’un système à base de bus de terrain.
Après avoir recensé les méthodologies existantes et les différents travaux autour de la conception, et plus particulièrement la modélisation de systèmes hétérogènes, nous constatons qu’il existe une multitude de langages de modélisation, mais que peu d’entre eux permettent de modéliser de tels systèmes de façon satisfaisante. Le langage SystemC-AMS nous semble être une solution satisfaisante, nous le choisissions donc pour réaliser tous nos modèles. Par ailleurs, il existe des techniques de modélisation pour prédire les performances en CEM ou en intégrité du signal d’un circuit (ICEM, IBIS, etc…), mais elles sont en l’état incompatibles avec un modèle système d’une application complexe.
Nous proposons alors une méthodologie de modélisation basée sur trois points : premièrement, un modèle générique de contrôleur de bus que nous déclinons pour deux protocoles, I²C et CAN. Ce modèle permet, à partir de l’exécution du code embarqué sur un processeur, de représenter les tensions analogiques en entrée ou en sortie sur les lignes du bus choisi. Deuxièmement, un modèle physique des lignes de bus de terrain, permettant de représenter les dégradations subies par les signaux transmis. Troisièmement, un modèle ICEM permettant d’estimer l’impact de l’activité interne d’un système sur son fonctionnement, en particulier sur la tension d’alimentation et la forme des signaux transmis sur les lignes de bus.
Nous appliquons cette méthodologie sur plusieurs plates-formes de simulation, autour de bus I²C ou CAN. Nous montrons ainsi d’une part que SystemC-AMS nous permet de bien co-simuler des fonctions logicielles, numériques et analogiques, et que d’autre part, nous sommes capables de prédire les performances du système en CEM ou en intégrité du signal.
Pour évaluer la justesse des résultats de simulation, nous mettons en place deux cartes de mesures. A l’aide de la première carte, nous pouvons vérifier le fonctionnement du contrôleur de bus et comparer la forme des signaux circulant sur les lignes de transmission avec celle simulée sur nos plates-formes virtuelles. Nous constatons un taux d’erreur moyen de 7%, montrant ainsi une bonne adéquation des modèles.
A l’aide de la deuxième carte, nous pouvons reconstituer, par des mesures de l’impédance du circuit de test, l’architecture de son modèle ICEM du circuit de test. Nous pouvons ainsi montrer que cette impédance est conforme à celle de notre modèle (pour des fréquences inférieures à 410 MHz). Nous déduisons alors expérimentalement le courant interne consommé par le circuit de test ainsi que l’évolution de la tension d’alimentation en fonction de l’activité du circuit. Nous montrons que l’écart entre les pics de courant mesurés et ceux obtenus par simulation sont de l’ordre de 7dB (en se plaçant à une fréquence inférieure à la fréquence de coupure de l’architecture, soit 100 MHz).
L’originalité de nos travaux dans cette thèse tient en trois points :
• L’utilisation d’un unique environnement de simulation pour modéliser un système hétérogène (logiciel, numérique et analogique).
• Des techniques de modélisation permettant d’évaluer, à un haut niveau d’abstraction, la performance d’un système en termes d’intégrité des signaux sur les lignes de transmission et de compatibilité électromagnétique.
• Plus particulièrement, la prise en compte, grâce à la juxtaposition l’implémentation d’un modèle ICEM au modèle fonctionnel, de l’activité interne instantanée d’un cœur numérique et de son impact sur les entrées/sorties ainsi que sur l’alimentation d’un circuit.
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Une méthodologie de prédiction des performances d’un système d’impression - Séminaire doctorant L’analyse des performances des systèmes d’impression est un enjeu important pour la société Océ, spécialiste de solutions d’impression pour les professionnels de la reprographie et de l’impression numérique. Ces solutions se caractérisent par la qualité des documents produits et la productivité des matériels d’impression utilisés. L’architecture des systèmes d’impression est complexe, compte tenu de la diversité des formats de documents traités (photographies, dessins vectoriels, texte), des matériels utilisés (numériseurs, imprimantes, contrôleurs) et des fonctionnalités toujours plus nombreuses proposées aux utilisateurs. C’est dans le contexte de l’évolution rapide de ces systèmes que les architectes chargés de leur conception doivent répondre à la question suivante : « Est-il possible de prédire les performances d'une nouvelle architecture sans effectuer de tests grandeur nature et si oui, jusqu'à quel point ? » En exploitant l’analogie existante entre les systèmes informatiques et les systèmes d’impression, nous avons élaboré une solution de modélisation fondée sur la théorie des files d’attente. La démarche proposée s’intègre dans le processus de conception des produits d’Océ en mettant à disposition des architectes des modèles de performance robustes, d’édition aisée, adaptés tant au modèle de donnée des systèmes d’impression qu’aux opérations spécifiques qui y sont effectués. La méthode utilisée fait appel à la résolution analytique d’un réseau de files d’attente pour caractériser, en première analyse, la plate forme matérielle utilisée, puis à celle d’un graphe d’exécution prenant en compte le comportement logiciel du système. Une simulation mettant en correspondance ces deux modèles, permet d’approfondir, si besoin est, l’étude du système. Nous proposons pour les graphes d’exécution et les modèles objets, un formalisme graphique générique, précis et intuitif. Nous avons validé nos modèles de performance pour deux architectures différentes de systèmes d’impression, l’une dédiée au petit format, l’autre au grand format. Dans ce dernier cas, une étude statistique a permis de dégager un indice de confiance sur les résultats et de mieux cerner la sensibilité des modèles aux facteurs expérimentaux. |
Analyse statique de mémoires cache et modèles de prévisibilités pour les multi-coeur - chercheur invité Hard real-time embedded systems require timing analysability. However,
usual timing analyses assume programs to be executed on a single-core
processor with uninterrupted execution. Our aim is to broaden the scope
of current timing analysis techniques to programs running on preemptive
systems and/or multi-core architecture.
To take into account the interactions due to preemption, the
cache-related preemption delay (CRPD) can be used. The resilience
analysis is a new static analysis that better combines the cache
analyses of the preempted and the preempting task. The talk first
provides an overview of the CRPD computation and recent advance in this
area.
Regarding multi-cores, the complex interactions between tasks executed
in parallel, especially in the cache, render the computation of time
bounds infeasible. Hence, the second part of the talk provides the
PROMPT (PRedictability Of Multi-Processor Timing) architecture design
principles. They aim at embedded hard real-time systems in the
automotive and the aeronautics industry requiring efficiently
predictable good worst-case performance. |
Transparents de la présentation
Du cryptage classique au cryptage quantique - Chercheur invité On présente l’architecture du crypto processeur. Les services assurés sont : La confidentialité : elle est assurée par l’IP AES (Advanced Encryption Standard). En effet, cet IP permet de crypter les données claires par bloc de 128 bits. Le débit du cryptage/décryptage des données peut atteindre 1.3 Gbits/s. L’intégrité : ce service est assuré par l’IP de hachage (SHACore). Le débit dépend du message haché ou bien de l’empreint. Pour 256 bits, le débit est de 308 Mbit/s alors que pour un empreint de 512 bits le débit atteint environ 900 Mbit/s. L’authentification : pour vérifier l’authentification d’un message, nous avons conçu un IP de signature. Cet IP est basé sur l’algorithme de ECDSA « Elliptic Curve Digital Signature » selon la norme FIPS 140-2. ce bloc représente la partie critique du crypto processeur et nécessite alors une optimisation. La fréquence d’horloge maximale est de 82 Mhz. -
La génération des clés utilisées pour le cryptage ou bien par l’ECC est assurée par le GPA qui est constitué par un générateur de nombre aléatoire connu sous le nom de Grain. Ce générateur, très rapide en hardware, génère des clés aléatoires à un débit d’environ 240 Mbit/s
Afin d’optimiser la consommation du crypto processeur, nous avons implémenter un QoSS “qualité of security service”. Ce bloc permet, suivant le service demandé, par l’utilisateur d’activer ou bien de désactiver l’horloge de l’IP correspondant. |
Transparents de la présentation
Wireless Health - Professeur invité Recent advances in the electronics industry and wireless communication have enabled innovative domains of applications to evolve. Embedded processors and systems have become widely used in people’s everyday life in various applications ranging from mobile communication to automotive industries to medical applications. The groundswell of wellness healthcare programs and patient management emphasize more involvement by patients themselves. A large research community and a nascent industry is beginning to connect medical care with technology developers, vendors of wireless and sensing hardware systems, network service providers, and enterprise data management communities. Wearable devices focusing on personal health, rehabilitation, and early disease detection are now being prototyped. All these have led us to the new notion of “Wireless Health” that will be discussed in this talk. |
A 1.3V 26mW 3.2GS/s Undersampled LC Bandpass Sigma-Delta ADC for a SDR ISM-band Receiver in 130nm CMOS – Séminaire interne This presentation presents the implementation of an un-dersampled LC bandpass Sigma-Delta ADC with a raised-cosine feedback DAC. It directly converts after the LNA a signal centered in the ISM band at 2.442GHz with a sampling frequency of 3.256GHz. This circuit has been fabricated in a 130nm CMOS process, it occupies an area of 0.27mm2 and is operating at a supply voltage of 1.3V. The Signal to Noise and Distortion Ratios measured are 34dB, 37dB and 42dB for respective bandwidths of 25MHz, 10MHz and 1MHz. The power consumption of the Sigma-Delta ADC is 26mW and its figure of merit is 2.3pJ/bit. |
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