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Plateforme d'accélération à base de FPGAs
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Ingénieurs
Mobilité CNRS
Novembre 2015 : Ouverture d'un poste Ingénieur de Recherche, Bap C, campagne mobilité CNRS, NOEMI.
ALSOC
CIAN
Plateforme d'accélération à base de FPGAs
Ingénieur concepteur de circuits analogiques intégrés, CDD 12 mois
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SYEL
Stages
ALSOC
Évaluation des performances d'un système d'exploitation multi-kernel sur une architecture x86 64-bits
Vérification de la sécurité de code C
Model-based scenario testing
Conception Hétérogène SystemC-AMS avec TTool - Etude de Cas RFID
Optimisation d'algorithmes de cryptographie sur FPGA
CIAN
Conception Hétérogène SystemC-AMS avec TTool - Etude de Cas RFID
Réalisation d’un circuit de gestion d’énergie pour un générateur d’électricité à partir d’énergie vibratoire
QI
SYEL
Optimisation d'algorithmes de cryptographie sur FPGA
2015-2016
ALSOC
Conception d'algorithmes parallèles pour architectures manycore
Modélisation de la robustesse d'un code assembleur contre les attaques par observation
Etudes des liens entre modèles de faute induite par des attaques physiques à différents niveaux et analyse des effets de l'optimisation de code sur les modèles de faute et les contremesures associées.
Plateforme de simulation d'attaque en faute sur une carte ARM
AVATAR/SoCLib : Extension en vue d'une Exploration de l'Espace de Conception
Vérification du protocole de cohérence de cache DHCCP à l’aide de SMT
Agile Floating Point Computation for embedded systems
CIAN
Modélisation d'un réseau massif de PLLs numérique distribué avec un super-ordinateur.
SYEL
NoC pour MATIP
Mise en oeuvre d'un algorithme TSI de reconnaissance vocale à l'aide de la plate-forme MATIP
Détection de polypes dans une Vidéo Capsules
Déploiement d'applications parallèles pour l'évaluation d'une architecture hiérarchique massivement multi-coeur
Optimisation du placement d'applications parallèles sur une architecture hiérarchique
2014-2015
ALSOC
Comparaison et liens entre différents niveaux de modèles de faute induite par des attaques physiques
Système de fichiers chiffré et contrôleur de disque multi-canal
Exécution de plusieurs systèmes d'exploitation sur une puce manycore CC-Numa sécurisée
Stratégies d'écriture et évaluations des protocoles de cohérence de caches pour les architectures manycore CC-Numa
ALMOS : Support de l'architecture TSAR-40b
Introduction de mécanismes de tolérance aux pannes dans une architecture de processeur « many-cores » à mémoire partagée cohérente.
CIAN
Systematic design procedure for buck DC-DC converters
Synthèse de circuits utilisant l'arithmétique virgule fixe
SYEL
Analyse ses sensibilités dans les CI Analogiques : Influence des paramètres technologiques
2013-2014
ALSOC
Comparaison de stratégies d'arbitrage dans un routeur-sur-puce: Round-Robin & First-Come-First-Served (FCFS)
TSAR : Modélisation et Evaluation d'un Protocole de Cohérence de Caches MESI
TSAR : Sécurisation de la communication inter-carte FPGA
Modélisation et remontée au modèles haut niveau des informations de simulation
Vérification formelle de contremesures de sécurisation de code contre des fautes transitoires.
CIAN
Récupération d'énergie
Réalisation d'un processeur MIPS du modèle VHDL aux masques de fabrication
FiPoGen dans Stratus
Generation automatisee du dessin des masques pour la conception optimisee et reutilisable d un oscillateur
Dimensionnement automatisé d'un oscillateur contrôlé numériquement en technologie CMOS
Chaîne de réception RF basée sur un Sigma-Delta RF passe-bande
Convertisseur analogique-numérique Sigma-Delta avec des transistors organiques
SYEL
Generation automatisee du dessin des masques pour la conception optimisee et reutilisable d un oscillateur
Dimensionnement automatisé d'un oscillateur contrôlé numériquement en technologie CMOS
CONTRIBUTION A LA MODELISATION D’UN IMPLANT POUR L’IMAGERIE CHRONIQUE DE LA MOELLE EPINIERE
CONTRIBUTION A LA REALISATION D’UN IMPLANT POUR L’IMAGERIE CHRONIQUE DE LA MOELLE EPINIERE
IMPLANT POUR L IMAGERIE FONCTIONNELLE DE LA MOELLE EPINIERE
Modèle SystemC d'un bus sécable dynamique, intégration dans OLLAF
Extraction de spécificités physiologiques pour la Polysommnographie
Modèle SystemC et utilisation de l'architecture OLLAF
Modèle SystemC du système SMILE
ETUDE DE L'EVOLUTION HISTORIQUE DE LA CONSOMMATION DES PROCESSEURS ET DE LA DECHARGE DES BATTERIES
Arbres flous embarqués pour la détection de polypes in-situ.
Etude et modélisation 3D d'un scavenger thermoélectrique
2012-2013
ALSOC
Modélisation et remontée au modèles haut niveau des informations de simulation
TSAR: Evaluation de protocoles de cohérence des caches scalables pour architectures multi-cores
TSAR: Sécurisation de la communication inter-carte pour une implémentation multi-FPGA de l’architecture TSAR
TSAR: Protocole de coherence des caches nécessitant la coopération du Système d'exploitation
TSAR: Introduction d'un contrôleur réseau dans le prototype FPGA de l'architecture multi-cores TSAR
ALMOS: Integration d'une pile de communication TCP/IP
ALMOS: Evaluation de la scalabilité de plusieurs allocateurs mémoire pour la LibC
Vérification compositionnelle du protocole de cohérence de la machine multiprocesseur TSAR
Etude d'un algorithme approché pour le test de mémoires
Vérification des opérations atomiques dans la machine multiprocesseur TSAR
CIAN
Etude et réalisation FPGA d'un générateur d'horloge distirbué de grande taille.
Modélisation comportementale des effets non-linéaires d’un récupérateur d’énergie vibratoire à transduction électrostatique (e-REV)
Dimensionnement automatisé d'un oscillateur contrôlé numériquement en technologie CMOS
Génération automatisée du dessin des masques pour la conception optimisée et réutilisable d'un oscillateur
Etude d'un module de mesure de la marge de phase dans l'horlogerie des SOC synchrones
Conception et Implémentation d’un système télémétrique implantable avec la plate-forme CHAMS
Layout d'un cluster de FPGA
Physical Design And Development of 3D Stacked Tree-based FPGA
Vérification de systèmes mixtes analogiques-numériques
SYEL
Architecture paralèlle d'un décodeur AAC
Traitement et sélection de descripteurs physiologiques pour la reconnaissance d'émotions
Extraction de spécificités physiologiques pour la Polysommnographie
2011-2012
ALSOC
Verification/Analogique 1 - EquIPA
Vérification Analogique 2 - EquIPA
Analyse de la robustesse de circuits soumis à des fautes transitoires : classification du type de robustesse
Analyse de la robustesse de circuits soumis à fautes transitoires : mise en oeuvre dans la chaine de conception DIPLODOCUS/TTOOLS
Vérification compositionnelle du Protocole de Cohérence de Caches d'une Machine Multiprocesseur
Recherche d’un ordonnancement K-périodique efficace de taille minimale pour un Synchronous Data Flow Graph
Etude d'algorithmes approchés pour l'ordonnancement d'applications sur une architecture multi-core avec des dates d'échéance et de disponibilité
TSAR : Modélisation au niveau transactionnel d’une architecture de processeur many-cores
TSAR: Implantation sur FPGA d'une architecture de processeur Many-core
TSAR Définition d'un micro-réseau spécialisé pour les entrées/sorties dans une architecture de processeur many-core
TSAR : Communication inter-carte pour une réalisation du processeur sur multi-FPGA
TSAR : Introduction d'un mécanisme d'aide au debug du matériel respectant la norme JTAG dans une architecture de processeur many-cores
TSAR : Contrôle du placement des données par le système d'exploitation pour un processeur manycore possédant une mémoire 3D
DSX : Extension d'un outil de conception conjointe matériel/logiciel de systèmes multi-processeurs
Implementation and experimental evaluation of Harware/software co-designed mechanism to improve performance and power consumption of TSAR architecture
Instrumentation d’une plate-forme processeur many-cores pour analyse dynamique du protocole de cohérence mémoire
Conception profiler
Exploration de l'espace de conception multi-niveaux pour des applications de type task farm
CIAN
Partage de ressources dans le flot de conception mASIC
Crypto hachage
Crypto ECC
Vérification/Analogique 1 - EquIPA
Vérification/Analogique 2 - EquIPA
Utilisation d'une méthode de conception de circuits VLSI spécifiés par des algorithmes, pour la conception d'un circuit de traitement du signal
Conception et automatisation des circuits de référence de tension pour les applications très basse consommation
Architecture Vernier de convertisseur temps-code (TDC) pour génération distribuée d'horloge dans MPSOCs synchrones
Conception de générateur d'horloge ultra basse consommation pour le conditionnement de récupérateur d'énergie vibratoire à base d'un résonateur MEMS
Mécanismes LL/SC scalable
SYEL
Conception d’un décodeur audio dédiée au traitement de N flux simultanées
Architecture temps réels pour la Fusion Symbolique de données polysomnographiques
Système embarqué pour l’informatique affective: du capteur à l’architecture
2010-2011
Synthèse Analogique (CAO & Circuits)
Cryptographie (CIAN)
Authentification (CIAN)
Robustesse (ALSOC)
PLA (VLSI, CIAN)
Robustesse et  parallélisation d'un problème SAT
Performance evaluation of ALMOS operating system on TSAR many-cores cc-NUMA architecture
2009-2010
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